3D NAND，如何影响芯片设备？

原野百合

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来源：内容编译自thememoryguy，谢谢。
转向 3D NAND 的一个非常不寻常的副作用是它对设备市场的影响。3D NAND 减轻了光刻步骤的压力，将更多的注意力集中在沉积和蚀刻上。转向 3D 的原因是它提供了一条无需光刻微缩即可实现更高密度内存的途径。
这对 ASML、佳能和尼康等步进光刻机制造商来说是个坏消息，但对应用材料、东京电子和泛林集团等沉积和蚀刻设备制造商来说却是一个福音。
三星在该技术的介绍中解释说，该公司将使用 40nm 光刻技术以 10nm 的“有效工艺”生产 NAND。这是根据之前一篇文章中的说法得出的，即该工艺将有效地缩小层数的平方根。三星的第一款产品，也就是该声明中讨论的产品，总共 24 层，只有 16 层是内存位，其他层用作选择门等。
半导体制造商在从一代产品转换到下一代产品时，会尽最大努力重复使用工艺设备。这有助于他们控制资本支出 (CapEx)。由于所有设备都为 3D NAND 而更换，因此转向 3D 的成本比之前的闪存更新要高得多，因为必须在沉积和蚀刻设备上进行大量投资，以保持转换后的晶圆厂以峰值产能运行。一些光刻工具已从这些晶圆厂退役，因为它们不再需要。
下图是应用材料公司在 2012 年展示的一张幻灯片，它比较了迁移到几代平面 NAND 闪存（3X、1X 和 1Y，指的是纳米级工艺）和第一代 3D NAND 所需的增量光刻和其他投资。
该图左侧的蓝色图表显示了增量光刻投资，右侧的绿色图表显示了热处理（退火）和离子注入、化学气相沉积 (CVD) 和等离子蚀刻的工具投资。很明显，右侧的绿色图表从一代到下一代都在增加，而左侧的蓝色图表则在减少。应用材料公司编制了这张图表，告诉我们光刻支出将减少，而其他处理设备支出将增加，至少对于 NAND 闪存而言是这样。
然而，当时领先的光刻工具制造商 ASML 对此提出了截然不同的观点，该公司在下图中对此进行了说明。此图并不代表任何单一工艺，而是基于该公司客户的平均水平及其工艺几何形状的平均水平。
该图的横轴显示了三种不同的工艺及其量产年份：2x 2D 是 20-29nm 范围内的平面 (2D) 工艺。1x 2d 是小于 20nm 的平面工艺，5x-24 3D 代表使用 5Xnm 光刻技术生产的 24 层的 3D NAND。
纵轴表示光刻次数：晶圆必须通过某种类型的扫描仪曝光多少次？（请记住，这些数字是一般供应商的典型数字的组合，并不代表任何特定供应商的流程。）
每一列都细分为所需的工具类型。底部深灰色部分是 i-Line 工具，这是典型 NAND 闪存工厂中最古老且最便宜的扫描仪。这些通常用于外围 CMOS 电路，可以使用比内存位本身更大的特征来生产。这些工具的通过次数在各个工艺之间变化很小。中灰色部分代表 Kr-F（氪氟）扫描仪，它也相对便宜，并且其使用量在各个工艺之间也略有增加。最浅的灰色部分是更昂贵的 ArF（氩氟）步进机，平均而言，在任何这些工艺中，它都用于两次通过。顶部是列的蓝色部分，代表浸没式 ArF 光刻工具，这是工厂中最昂贵的扫描仪，仅用于关键掩模层。ArF 工具在 2Xnm 和 1Xnm 工艺中仅用于七个工艺步骤，但对于 3D，这个数字跃升至十个步骤。
ASML 告诉我，其中一些关键步骤是 3D NAND 独有的，例如打孔、切割缝隙以及将通孔蚀刻到阶梯上。
第三张图是 SanDisk（现为西部数据）在 2013 年分析师会议上分享的图表。蓝绿色柱状图表示为每个工艺节点建造全新晶圆厂的每片晶圆成本。较短的栗色柱状图表示将晶圆厂从上一代工艺转换为当前工艺的每片晶圆成本。
SanDisk 表示，从 19nm（该公司的“1X”技术）开始，每次即将到来的转型都将比前几代技术更加昂贵，因为需要购买很多新工具，而这些工具在该公司之前的任何一代闪存技术中都不需要。从 SanDisk 的 1X（19x26nm）迁移到 1Y（19×19.5nm）工艺需要增加 Hi-k 栅极电介质。当时，东芝（现为 Kioxia）和 SanDisk/WDC 都没有披露这些公司计划用于 1Z 转型的技术，但图表显示此次转型将比之前的转型更加昂贵。可以肯定地说，迁移到 3D 将需要更多新材料工具，成本也将大幅增加。SanDisk 向投资界提出这一消息，以警告其即将对公司利润产生负面影响。
现在你有三个版本的故事：一家沉积/蚀刻工具制造商、一家光刻工具制造商和一家 NAND 闪存制造商。我确信每个版本都有一点是真实发生的，但这些公司不太可能向我透露这些！
2013 年，NAND 制造商表达的另一个担忧是他们是否能够缩小 3D NAND 的功能以继续降低成本。毕竟，在制造平面 NAND 时，工艺缩小是他们降低成本的最重要方式，其次是 MLC。缩小是他们非常了解的事情。此外，当时很少有 NAND 制造商能够设想超过 48 层的 3D NAND。让我们看看他们正在考虑什么来进一步降低成本。
缩小 3D NAND 特征尺寸
这篇文章最初发表时，尚不清楚 3D NAND 制造商是否可以使用光刻技术来收紧 3D NAND 的布局。最终，3D NAND 列之间的距离不能比原来更近。任何列宽度的限制都与侧壁可以沉积到孔侧面的程度以及可以在堆叠层中蚀刻出多大的纵横比有很大关系。另一个挑战是，缩小列的宽度会使 NAND 串具有更薄的通道，从而将电流限制到串上的单元无法再工作的程度。
在 3D NAND 的早期，东芝曾指出其最初的BiCS柱可以做得比三星的 TCAT更薄，但其他问题促使东芝转向三星的工艺。同样，美光也放弃了与英特尔共同开发的浮栅方法，英特尔的闪存部门（现称为 Solidigm）成为唯一一家继续使用该工艺的公司。
通过使层变薄，纵横比问题已在不同程度上得到解决，其中一些公司（尤其是三星）重点关注层厚度，而其他公司则使用串堆叠来制作具有较低纵横比孔的多个“甲板”。
缩小层数还会带来其他困难：在实际生产环境中，你只能将这些层数缩小有限的量，所以这是一个问题。此外，还有一个额外的问题，因为导电多晶硅或钽层的厚度决定了串中的栅极长度：层数越薄，栅极越短。第三个问题是，减薄导电层也会增加其电阻，从而导致其他问题。
但是导电字线层之间有绝缘层。也许可以缩小绝缘层。实际上，使绝缘层变薄也会导致问题，因为这些层需要将字线彼此隔离。随着绝缘层变薄，字线之间的电容耦合会增加，从而导致串扰和干扰问题，并降低运行速度。
另一个与成本相关的问题是，NAND 闪存无法再转移到过时的 DRAM 工厂（反之亦然），无法通过使用同一设备两次来实现节省。这对于平面 NAND 来说很有效，但 3D NAND 消除了这种可能性。
DRAM≠NAND
向 3D NAND 过渡的一个有趣的副作用是 DRAM 和 NAND 晶圆制造厂（“晶圆厂”）彼此之间出现了显著差异。大多数 NAND 制造商（Kioxia、WDC 和 YMTC 除外）也生产 DRAM 芯片。有了平面 NAND，这些 NAND/DRAM 制造商可以建造一个新的晶圆厂，但要等到最后一刻才能决定是否在新晶圆厂生产 NAND 闪存或 DRAM。十年前，一些制造商甚至试图制造完全可互换的晶圆厂，可以在 NAND 和 DRAM 生产之间快速频繁地切换。这些制造商发现，这两种技术的设备平衡相差太大，导致设备闲置。这些闲置设备的折旧仍将计入成本，从而增加晶圆厂的成本结构，而且由于 NAND 和 DRAM 都对成本高度敏感，这种方法被放弃了。
3D NAND 晶圆厂需要进行大量的沉积和蚀刻步骤，而光刻步骤很少，而 DRAM 晶圆厂的工具成本仍然以光刻为主，因此 DRAM 和 3D NAND 晶圆厂工具之间的共通性比 DRAM 和平面 NAND 更少。如今，很少有制造商会考虑将晶圆厂从一种技术转换为另一种技术。
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